硬件工程师面试题(4)

　　多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）

　　43、用波形表示D触发器的功能。（扬智电子笔试）

　　44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）

　　45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）

　　46、画出DFF的结构图,用verilog实现之。（威盛）

　　47、画出一种CMOS的D锁存器的电路图和版图。（未知）

　　48、D触发器和D锁存器的区别。（新太硬件面试）

　　49、简述latch和filp-flop的异同。（未知）

　　50、LATCH和DFF的概念和区别。（未知）

　　51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）

　　52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）

　　53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）

　　54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）

　　55、How many flip-flop circuits are needed to pide by 16? (Intel) 16分频？

　　56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）

　　57、用D触发器做个4进制的计数。（华为）

　　58、实现N位Johnson Counter,N=5。（南山之桥）

　　59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）

　　60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）

　　61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）

　　62、写异步D触发器的verilog module。（扬智电子笔试）

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input [7:0] d;

　　output [7:0] q;

　　reg [7:0] q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q = 0;

　　else

　　q = d;

　　endmodule

　　63、用D触发器实现2倍分频的Verilog描述？ （汉王笔试）

　　module pide2( clk , clk_o, reset);

　　input clk , reset;

　　output clk_o;

　　wire in;

　　reg out ;

　　always @ ( posedge clk or posedge reset)

　　if ( reset)

　　out = 0;

　　else

　　out = in;

　　assign in = ~out;

　　assign clk_o = out;

　　endmodule

　　64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）

　　PAL，PLD，CPLD，FPGA。

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input d;

　　output q;

　　reg q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q = 0;

　　else

　　q = d;

　　endmodule

　　65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）

　　66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）