硬件工程师面试题(3)

　　14、多时域设计中,如何处理信号跨时域。（南山之桥）

　　15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

　　Delay period - setup – hold

　　16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）

　　17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）

　　18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

　　19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题）

　　20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）

　　21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）

　　22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）

　　23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

　　24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）

　　25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

　　26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

　　27、用mos管搭出一个二输入与非门。（扬智电子笔试）

　　28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）

　　29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）

　　30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）

　　31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

　　32、画出Y=A*B+C的cmos电路图。（科广试题）

　　33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

　　34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）

　　35、利用4选1实现F(x,y,z)=xz+yz’。（未知）

　　36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。

　　37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）

　　38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）

　　39、用与非门等设计全加法器。（华为）

　　40、给出两个门电路让你分析异同。（华为）

　　41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）

　　42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0